IBM-Sub-1-nm-Chip packt 100 Mrd. Transistoren – kann er das Mooresche Gesetz verlängern?

IBM hat soeben etwas vollbracht, das die Halbleiterindustrie noch für Jahre entfernt hielt: eine funktionierende Chip-Technologie demonstriert, die die 1-Nanometer-Grenze durchbricht. Der IBM Sub-1-nm-Chip, der auf einem 0,7-Nanometer-Knoten arbeitet, ist nicht nur eine kleinere Version des Vorgängers. Er stellt eine grundlegend andere Art dar, Transistoren zu bauen – und könnte das, was im KI-Computing, in energieeffizienten Rechenzentren und in der Unterhaltungselektronik möglich ist, für das nächste Jahrzehnt verändern.

Wichtigste Erkenntnisse

• IBM hat die weltweit erste Sub-1-Nanometer-Chip-Technologie vorgestellt, die auf einem 0,7-nm-Knoten mit einer neuen Nanostack-Architektur arbeitet.
• Der Chip packt knapp 100 Milliarden Transistoren auf eine Fläche in Fingernagel-Größe, indem sie vertikal in 3D-Schichten gestapelt werden.
• Im Vergleich zu IBMs 2-nm-Vorgänger bietet das neue Design bis zu 50 % höhere Leistung oder bis zu 70 % mehr Energieeffizienz.
• Der On-Chip-SRAM-Speicher demonstrierte eine 40%ige Skalierung, ein wichtiger Kennwert für die Unterstützung von KI-Workloads.
• Dies ist ein Forschungsmeilenstein, kein kommerzielles Produkt – IBM schätzt, dass die Produktion innerhalb von fünf Jahren möglich sein könnte, sofern der Ansatz wettbewerbsfähig skaliert.

IBM kündigt den weltweit ersten Sub-1-Nanometer-Chip an

Die Ankündigung fiel am 25.06.2026 und warf sofort die Frage auf, mit der die Chip-Industrie seit Jahren still ringt: Hat das Mooresche Gesetz tatsächlich sein Ende erreicht, oder hat jemand gerade einen Umweg gefunden?

IBMs Antwort, zumindest vorerst, ist ein Umweg – und ein dramatischer. Der 0,7-nm-Knoten ist kein inkrementeller Schritt. Er überschreitet einen Grenzwert, den viele Ingenieure als praktische Grenze der Silizium-Transistor-Skalierung betrachteten. Um dorthin zu gelangen, hat IBM Transistoren nicht nur im traditionellen Sinne kleiner gemacht. Das gesamte Architekturkonzept wurde von Grund auf neu aufgebaut.

Bahnbrechende 0,7-nm-Knotentechnologie

Der aktuelle Industriestandard liegt bei etwa 2 Nanometern – bereits unvorstellbar klein, etwa die Breite weniger Atome. IBMs neue Technologie kommt auf 0,7 nm und ist damit die weltweit erste bekannte Chip-Technologie unterhalb der 1-Nanometer-Marke. Um das einzuordnen: Ein Nanometer ist ein Milliardstel Meter, und Transistoren in diesem Maßstab operieren an der Grenze dessen, was die klassische Physik noch komfortabel erlaubt.

Jay Gambetta, Direktor von IBM Research und IBM Fellow, bezeichnete es als „einen historischen Moment in der Computertechnik, der die Technologie über die Nanometer-Ära hinaus in den Bereich der Atome treibt." Seine Worte haben Gewicht – IBM hat eine lange Erfolgsgeschichte bei Halbleiter-Premieren, und die Forschungsgemeinschaft nimmt diese Ankündigungen ernst, auch wenn kommerzielle Zeitpläne noch ungewiss sind.

Nanostack-Architektur und 3D-Transistorstapelung

Das Geheimnis hinter dem Durchbruch ist das, was IBM als Nanostack-Architektur bezeichnet – das branchenweit erste dreidimensionale, auf Nanosheets basierende Transistordesign. Anstatt Transistoren weiterhin auf einer flachen, zweidimensionalen Ebene zu verkleinern (der Ansatz, der den Chip-Fortschritt seit Jahrzehnten vorangetrieben hat), stapelt und versetzt IBM sie vertikal in 3D-Schichten mithilfe einer Technik namens 3D-Sequentialintegration.

Professor Alan Woodward, Informatiker an der Universität Surrey, bot einen anschaulichen Vergleich: Wenn bestehende 3D-Chip-Bemühungen von Konkurrenten wie Samsung und Intel dem Äquivalent von 30 bis 50-stöckigen Gebäuden entsprechen, ist IBMs NanoStack-Vorschlag wie ein 100-stöckiger Wolkenkratzer. „Ich denke, es ist fair zu sagen, dass IBMs Vorschläge die ambitioniertesten sind", sagte er.

Dieser Ehrgeiz bringt echte Herausforderungen mit sich. Wärme ist ein erhebliches Problem – Transistoren erzeugen sie beim Schalten, und in dichten vertikalen Stapeln hat diese Wärme keinen einfachen Ausweg. Es gibt auch Probleme bei der Schichttrennung: Wenn die Isolierschichten zwischen den Transistoren zu dünn sind, können die Transistoren nicht korrekt abschalten. IBMs Fähigkeit, diese Probleme in der Massenproduktion zu bewältigen, wird darüber entscheiden, ob diese Technologie tatsächlich die Produktion erreicht.

Technische Fortschritte und Leistungskennzahlen

Die Eckzahlen sind nach jedem Maßstab beeindruckend.

Transistordichte und Chipgröße

Das Nanostack-Design fügt knapp 100 Milliarden Transistoren auf einem Chip ein, der ungefähr die Größe eines menschlichen Fingernagels hat. Diese Dichte wird durch die vertikale Ausrichtung ermöglicht – das Stapeln von Schichten, die ein konventionelles flaches Design in diesem Maßstab schlicht nicht aufnehmen könnte.

Leistungs- und Energieeffizienzgewinne

Im Vergleich zu IBMs eigenem 2-nm-Vorgänger liefert der 0,7-nm-Chip bis zu 50 % höhere Leistung oder alternativ bis zu 70 % mehr Energieeffizienz bei äquivalenten Workloads. Die Formulierung „Leistung oder Effizienz" ist bewusst gewählt: Chip-Designer können dieselbe zugrunde liegende Architektur je nach Anwendungsanforderung auf rohe Geschwindigkeit oder geringeren Stromverbrauch abstimmen.

Diese Flexibilität ist derzeit enorm wichtig. Der Boom der generativen KI hat den Stromverbrauch von Rechenzentren zu einem der drängendsten Probleme der Tech-Industrie gemacht. Serverfarmen belasten Stromnetze und erfordern industrielle Kühlsysteme. Ein Chip, der die gleiche Rechenleistung mit 70 % weniger Energie liefert, ist nicht nur eine technische Errungenschaft – er ist eine potenzielle Antwort auf eine sehr teure, sehr reale Infrastrukturkrise.

SRAM-Skalierung für KI-Workloads

Über die reine Rechenleistung hinaus validierte IBM den Nanostack-Ansatz mit funktionierenden CMOS-Invertern und demonstrierte eine 40%ige Skalierung im SRAM – dem schnellen On-Chip-Speicher, der Daten direkt an den Prozessor liefert. Bei KI-Workloads, bei denen Modelle ständig enorme Datenmengen aus dem Speicher abrufen, ist ein schnellerer und dichterer On-Chip-Speicher genauso wichtig wie die Transistorzahl selbst. Eine 40%ige Verbesserung der SRAM-Skalierung bei diesem Knoten ist ein bedeutsames Signal, dass die Architektur für die derzeit wichtigsten Workloads funktioniert.

Entwicklung, Produktionsausblick und Branchenzusammenarbeit

Diese Technologie wird in einer führenden Forschungseinrichtung in Albany, New York, entwickelt, die bald ein ASML High-NA-EUV-Lithografiewerkzeug beherbergen wird – die derzeit fortschrittlichste Chip-Druckmaschine, die Schaltkreise mit der Präzision ätzen kann, die dieser Knoten erfordert. Die Verfügbarkeit und Bereitschaft von High-NA-EUV-Geräten ist selbst ein Faktor dafür, wie schnell diese Forschung in Richtung Produktion übergehen kann.

Zeitplan für die Produktion

IBM schätzt, dass die Produktion innerhalb von fünf Jahren machbar sein könnte, sofern der Nanostack-Ansatz als skalierbar gilt und kein Wettbewerber diesen Meilenstein zuerst erreicht. Diese bedingte Formulierung ist ehrlich – einen Forschungsprototyp zur Hochvolumen-Fertigung zu skalieren, ist eine völlig andere Herausforderung als ihn im Labor zu demonstrieren. Die Geschichte der Halbleiterentwicklung ist voll von beeindruckenden Forschungsdurchbrüchen, die länger als erwartet brauchten, um Produkte zu werden – oder es nie taten.

Kooperationspartner

IBM geht diesen Weg nicht allein. Lam Research, Tokyo Electron und SCREEN Semiconductor Solutions kooperieren alle bei der Prozessentwicklung, die erforderlich ist, um Nanostack in eine fertigbare Technologie zu verwandeln. Dies sind bedeutende Namen in der Halbleiterausrüstung – ihre Beteiligung signalisiert, dass das Branchen-Ökosystem dies ernst nimmt und es nicht als reine Forschungsneugier behandelt.

Was diese Zusammenarbeit bedeutsam macht, ist das, was sie über die Fertigbarkeit impliziert. Ausrüstungspartnerschaften in diesem Stadium deuten darauf hin, dass IBM bereits über die Prozessentwicklung nachdenkt, die für die Produktion erforderlich ist, und nicht nur über die Physik des Bauelements selbst. Erstklassige Ausrüstungshersteller frühzeitig einzubeziehen, ist genau das, was ein Unternehmen tut, wenn es glaubt, dass ein Forschungsdurchbruch einen glaubwürdigen Weg zur Kommerzialisierung hat.

Gambetta formulierte die architektonische Verschiebung in breiten Begriffen: „Mit unserer neuen Nanostack-Architektur machen wir nicht nur kleinere Transistoren, wir erfinden neu, wie Chips gebaut werden, um dramatisch mehr Leistung und Energieeffizienz zu liefern." Wenn diese Neuerfindung in der Produktionsskala standhält, könnte sie das Mooresche Gesetz für mindestens ein weiteres Jahrzehnt über das hinaus verlängern, was die meisten Analysten einkalkuliert hatten – und dabei die Wirtschaft der KI-Hardware neu gestalten.

FAQ

Was ist die Bedeutung von IBMs 0,7-Nanometer-Chip?

Es ist die weltweit erste Sub-1-Nanometer-Chip-Technologie, die eine neuartige 3D-Nanostack-Architektur verwendet, die eine dramatisch höhere Transistordichte ermöglicht – knapp 100 Milliarden auf einem fingernagel-großen Chip – und eine verbesserte Energieeffizienz im Vergleich zu früheren Generationen bietet.

Wie unterscheidet sich IBMs Nanostack-Architektur von traditionellen Chip-Designs?

Anstatt Transistoren auf einer flachen, zweidimensionalen Oberfläche zu verkleinern, stapelt und versetzt IBMs Nanostack-Ansatz sie vertikal in 3D-Schichten mithilfe der 3D-Sequentialintegration. Dies erhöht die Transistordichte, ohne sich ausschließlich auf laterale Miniaturisierung zu verlassen, die sich physikalischen Grenzen nähert.

Welche Leistungsverbesserungen bietet IBMs neuer Chip im Vergleich zu 2-nm-Chips der vorherigen Generation?

Der 0,7-nm-Chip bietet bis zu 50 % höhere Leistung oder bis zu 70 % mehr Energieeffizienz im Vergleich zu IBMs 2-nm-Vorgänger, abhängig davon, wie die Architektur für eine bestimmte Anwendung konfiguriert ist.

Wann könnte IBMs Sub-1-nm-Chip-Technologie kommerziell produziert werden?

IBM schätzt, dass die Produktion innerhalb von fünf Jahren möglich sein könnte, sofern die Nanostack-Technologie zur Hochvolumen-Fertigung skalierbar ist und im Wettbewerb mit Fortschritten anderer Halbleiterunternehmen bestehen bleibt.

Artikel mit Unterstützung künstlicher Intelligenz erstellt und vom Redaktionsteam geprüft.